論文元數(shù)據(jù)搜索，找到相關(guān)信息共 1 條：
2022, 44(4): 1503-1512.
doi: 10.11999/JEIT210059
刊出日期：2022-04-18
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)被廣泛應(yīng)用于卷積神經(jīng)網(wǎng)絡(luò)(CNN)的硬件加速中。為優(yōu)化加速器性能，Qu等人(2021)提出了一種3維可變換的CNN加速結(jié)構(gòu)，但該結(jié)構(gòu)使得并行度探索空間爆炸增長(zhǎng)，搜索最優(yōu)并行度的時(shí)間開(kāi)銷(xiāo)激增，嚴(yán)重降低了加速器實(shí)現(xiàn)的可行性。為此該文提出一種細(xì)粒度迭代優(yōu)化的并行度搜索算法，該算法通過(guò)多輪迭代的數(shù)據(jù)篩選，高效地排除冗余的并行度方案，壓縮了超過(guò)99%的搜索空間。同時(shí)算法采用剪枝操作刪減無(wú)效的計(jì)算分支，成功地將計(jì)算所需時(shí)長(zhǎng)從106 h量級(jí)減少到10 s內(nèi)。該算法可適用于不同規(guī)格型號(hào)的FPGA芯片，其搜索得到的最優(yōu)并行度方案性能突出，可在不同芯片上實(shí)現(xiàn)平均(R1, R2)達(dá)(0.957, 0.962)的卓越計(jì)算資源利用率。
