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用于14位210 MS/s電荷域ADC的4.5位子級電路

薛顏 于宗光 陳珍海 魏敬和 錢宏文

薛顏, 于宗光, 陳珍海, 魏敬和, 錢宏文. 用于14位210 MS/s電荷域ADC的4.5位子級電路[J]. 電子與信息學(xué)報, 2020, 42(9): 2312-2318. doi: 10.11999/JEIT190592
引用本文: 薛顏, 于宗光, 陳珍海, 魏敬和, 錢宏文. 用于14位210 MS/s電荷域ADC的4.5位子級電路[J]. 電子與信息學(xué)報, 2020, 42(9): 2312-2318. doi: 10.11999/JEIT190592
Yan XUE, Zongguang YU, Zhenhai CHEN, Jinghe WEI, Hongwen QIAN. 4.5 bit Sub-stage Circuit for 14 bit 210 MS/s Charge-domain ADC[J]. Journal of Electronics & Information Technology, 2020, 42(9): 2312-2318. doi: 10.11999/JEIT190592
Citation: Yan XUE, Zongguang YU, Zhenhai CHEN, Jinghe WEI, Hongwen QIAN. 4.5 bit Sub-stage Circuit for 14 bit 210 MS/s Charge-domain ADC[J]. Journal of Electronics & Information Technology, 2020, 42(9): 2312-2318. doi: 10.11999/JEIT190592

用于14位210 MS/s電荷域ADC的4.5位子級電路

doi: 10.11999/JEIT190592
詳細信息
    作者簡介:

    薛顏:男,1983年生,工程師,研究方向為物理電子學(xué)

    于宗光:男,1964年生,教授,研究方向為微電子學(xué)

    陳珍海:男,1982年生,高級工程師,研究方向為微電子學(xué)與固體電子學(xué)

    魏敬和:男,1970年生,研究員,研究方向為集成電路設(shè)計

    錢宏文:男,1975年生,研究員,研究方向為集成電路應(yīng)用

    通訊作者:

    于宗光 yuzg58@163.com

  • 中圖分類號: TN47

4.5 bit Sub-stage Circuit for 14 bit 210 MS/s Charge-domain ADC

  • 摘要: 該文提出了一種用于高速高精度電荷域流水線模數(shù)轉(zhuǎn)換器(ADC)的電荷域4.5位前端子級電路。該4.5位子級電路使用增強型電荷傳輸(BCT)電路替代傳統(tǒng)開關(guān)電容技術(shù)流水線ADC中的高增益帶寬積運放來實現(xiàn)電荷信號傳輸和余量處理,從而實現(xiàn)超低功耗。所提4.5位子級電路被運用于一款14位210 MS/s電荷域ADC中作為前端第1級子級電路,并在1P6M 0.18 μm CMOS工藝下實現(xiàn)。測試結(jié)果顯示,該14位ADC電路在210 MS/s條件下對于30.1 MHz單音正弦輸入信號得到的無雜散動態(tài)范圍為85.4 dBc,信噪比為71.5 dBFS, ADC內(nèi)核面積為3.2 mm2,功耗僅為205 mW。
  • 圖  1  電荷域4.5位每級子級結(jié)構(gòu)

    圖  2  鏡像控制BCT電路結(jié)構(gòu)

    圖  3  高速動態(tài)電荷比較器電路結(jié)構(gòu)

    圖  4  4.5位子級電路仿真曲線

    圖  5  14位210 MS/s電荷域ADC框圖及芯片照片

    圖  6  ADC實測FFT結(jié)果

    表  1  本電路部分關(guān)鍵實測數(shù)據(jù)

    測試電路精度(bit)輸入信號(MHz)采樣率(MS/s)溫度(°C)SNR(dB)SFDR(dB)內(nèi)核電流(mA)內(nèi)核功耗(mW)
    電路11430.1210–4068.380.2109197
    2571. 585.4114205
    8571.383.6119214
    電路21430.1210–4068.179.8108194
    2571.485.2113203
    8571.183.2117211
    下載: 導(dǎo)出CSV

    表  2  ADC性能對比

    技術(shù)指標精度
    (bit)
    采樣率
    (MS/s)
    SNR
    (dB)
    SFDR
    (dB)
    電源電壓
    (V)
    工藝
    (nm)
    內(nèi)核功耗
    (mW)
    內(nèi)核面積
    (mm2)
    FOM(pJ/step)功耗/
    (2ENOB·fclk)
    文獻[4]1450064.892.71.8/3.31805502.5*0.71
    文獻[5]14100069861.2/2.565120050.55
    文獻[14]1420068.588.51.818046022.5**1.07
    文獻[15]1425068.594.71.81803003.60.57
    本文1421071.585.41.81802053.20.39
    注:*采用SiGe BiCMOS工藝;**采用時間交織結(jié)構(gòu)。
    下載: 導(dǎo)出CSV
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    陳珍海, 魏敬和, 錢宏文, 等. 用于14位210 MS/s電荷域ADC的采樣保持前端電路[J]. 電子與信息學(xué)報, 2019, 41(3): 732–738. doi: 10.11999/JEIT180337

    CHEN Zhenhai, WEI Jinghe, QIAN Hongwen, et al. Sample and hold front-end circuit for 14-bit 210 MS/s charge-domain ADC[J]. Journal of Electronics &Information Technology, 2019, 41(3): 732–738. doi: 10.11999/JEIT180337
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    CHEN Zhenhai, WEI Jinghe, SU Xiaobo, et al. Low power time-interleaved 12-bit 500 MS/s charge-domain ADC[J]. Journal of Xidian University, 2017, 44(6): 109–115, 137. doi: 10.3969/j.issn.1001-2400.2017.06.020
    ZHANG Yiwen, CHEN Chixiao, YU Bei, et al. A 14-bit 200-MS/s time-interleaved ADC with sample-time error calibration[J]. Journal of Semiconductors, 2012, 33(10): 105010. doi: 10.1088/1674-4926/33/10/105010
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  • 加載中
圖(6) / 表(2)
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出版歷程
  • 收稿日期:  2019-08-06
  • 修回日期:  2020-08-06
  • 網(wǎng)絡(luò)出版日期:  2020-08-12
  • 刊出日期:  2020-09-27

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