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基于配置模式匹配和層次化映射結(jié)構的高效FPGA碼流生成系統(tǒng)研究

涂開輝 黃志洪 侯崢嶸 楊海鋼

涂開輝, 黃志洪, 侯崢嶸, 楊海鋼. 基于配置模式匹配和層次化映射結(jié)構的高效FPGA碼流生成系統(tǒng)研究[J]. 電子與信息學報, 2019, 41(11): 2585-2591. doi: 10.11999/JEIT190143
引用本文: 涂開輝, 黃志洪, 侯崢嶸, 楊海鋼. 基于配置模式匹配和層次化映射結(jié)構的高效FPGA碼流生成系統(tǒng)研究[J]. 電子與信息學報, 2019, 41(11): 2585-2591. doi: 10.11999/JEIT190143
Kaihui TU, Zhihong HUANG, Zhengrong HOU, Haigang YANG. Research on Efficient FPGA Bitstream Generation System Based on Mode Matching and Hierarchical Mapping[J]. Journal of Electronics & Information Technology, 2019, 41(11): 2585-2591. doi: 10.11999/JEIT190143
Citation: Kaihui TU, Zhihong HUANG, Zhengrong HOU, Haigang YANG. Research on Efficient FPGA Bitstream Generation System Based on Mode Matching and Hierarchical Mapping[J]. Journal of Electronics & Information Technology, 2019, 41(11): 2585-2591. doi: 10.11999/JEIT190143

基于配置模式匹配和層次化映射結(jié)構的高效FPGA碼流生成系統(tǒng)研究

doi: 10.11999/JEIT190143
基金項目: 國家自然科學基金(61876172, 61704173),北京市科技重大專項課題(Z171100000117019)
詳細信息
    作者簡介:

    涂開輝:男,1984年生,博士生,助理研究員,研究方向為大規(guī)模集成電路設計自動化

    黃志洪:男,1984年生,博士,助理研究員,研究方向為可編程邏輯芯片設計技術

    侯崢嶸:男,1994年生,研究方向為大規(guī)模集成電路設計自動化

    楊海鋼:男,1960年生,博士生導師,研究員,研究方向為可編程邏輯芯片設計技術,大規(guī)模集成電路設計自動化

    通訊作者:

    yanghg@mail.ie.ac.cn

  • 中圖分類號: TN402

Research on Efficient FPGA Bitstream Generation System Based on Mode Matching and Hierarchical Mapping

Funds: The National Natural Science Foundation of China (61876172, 61704173), The Major Program of Beijing Science and Technology (Z171100000117019)
  • 摘要: 碼流生成在FPGA電子設計自動化(EDA)流程中,提供應用電路在芯片上物理實現(xiàn)所需的精準配置信息。現(xiàn)代FPGA的發(fā)展一方面呈現(xiàn)出器件規(guī)模及碼流容量越來越大的趨勢,另一方面越來越多可變陣列大小的嵌入式應用(例如eFPGA)又要求碼流生成器具備更高的配置效率以及更精簡的可重構數(shù)據(jù)庫。針對碼流生成時間增加的問題和陣列規(guī)模任意縮放的需求,該文提出一種模式匹配和層次映射的碼流生成方法,即對編程單元按配置模式進行分類建模,在配置時按模型進行調(diào)用匹配,并采用了層次化的碼流映射策略,使得數(shù)據(jù)庫可隨陣列排布調(diào)整動態(tài)生成。該方法可有效應對FPGA嵌入式應用中碼流容量的增大以及陣列規(guī)模可變所帶來的挑戰(zhàn),同時相比平面化的建模及映射方法,碼流配置的時間復雜度由O(n)降低為O(lgn)
  • 圖  1  配置碼位結(jié)構CBS示意

    圖  2  碼流生成流程

    圖  3  電路設計數(shù)據(jù)庫-器件結(jié)構數(shù)據(jù)庫層次化對應關系

    圖  4  公式配置模型示例

    圖  5  DVD測試模型示意

    圖  6  DSD測試模型示意

    圖  7  碼流配置時間隨器件模型的變化關系(m=5)

    表  1  芯片相關數(shù)據(jù)庫大小(kB)

    器件模型*config_modestile/primitive_first_addressesinitial_bitstreambitstream_format_info數(shù)據(jù)庫總大小(kB)
    器件a(3 M Gates)51210/152262765
    器件b(10 M Gates)51232/152262787
    器件c(30 M Gates)51299/152262854
    器件d(50 M Gates)512158/152262913
    器件e(70 M Gates)512210/152262965
    器件f(90 M Gates)512268/1522621023
    *注:器件模型均屬一個系列,該系列包含10種復用單元
    下載: 導出CSV

    表  2  不同電路設計、相同芯片規(guī)模(同系列)下的碼流配置時間

    電路設計需要配置的
    碼位總數(shù)(bit)
    碼流配置
    時間(s)
    電路1(用滿25 k Gates器件資源)5.8 k0.016
    電路2(用滿1 M Gates器件資源)250.4 k0.682
    電路3(用滿10 M Gates器件資源)2.3 M6.360
    電路4(用滿30 M Gates器件資源)7.0 M19.419
    電路5(用滿50 M Gates器件資源)11.5 M30.334
    電路6(用滿80 M Gates器件資源)18.4 M50.886
    下載: 導出CSV

    表  3  相同電路設計、不同芯片規(guī)模(同系列)下的碼流配置時間

    器件模型映射層數(shù)l全器件的碼位總數(shù)n(bit)平面化映射碼流(傳統(tǒng)方法)
    配置時間t1(s)
    層次化映射碼流(本文方法)
    配置時間t2(s)
    器件1(25.8 k Gates)312.5 k1.40.013
    器件2(130 k Gates)462.5 k7.00.013
    器件3(645 k Gates)5312.5 k34.10.014
    器件4(3.1 M Gates)61.5 M155.20.015
    器件5(16.1 M Gates)77.8 M820.20.015
    器件6(80.6 M Gates)839 M4066.00.016
    下載: 導出CSV

    表  4  本方法和其他碼流生成工具的特性比較

    Torc[9]RapidSmith2[10]文獻[18]本文方法
    數(shù)據(jù)庫通用性僅針對Xilinx器件僅針對Xilinx器件通用通用
    碼流生成層次Frame級Frame級Bit級Bit級
    涵蓋資源全芯片資源全芯片資源僅互連資源全芯片資源
    Bit級映射方法平面化層次化
    下載: 導出CSV
  • 王俊, 鄭彤, 雷鵬, 等. 深度學習在雷達中的研究綜述[J]. 雷達學報, 2018, 7(4): 395–411. doi: 10.12000/JR18040

    WANG Jun, ZHENG Tong, LEI Peng, et al. Study on deep learning in radar[J]. Journal of Radars, 2018, 7(4): 395–411. doi: 10.12000/JR18040
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    LI Zhihua, HUANG Juan, LI Wei, et al. An automatic approach for bitstream configuration of routing resource in SRAM FPGA[J]. Journal of Terahertz Science and Electronic Information Technology, 2016, 14(1): 136–142. doi: 10.11805/TKYDA201601.0136
  • 加載中
圖(7) / 表(4)
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出版歷程
  • 收稿日期:  2019-03-12
  • 修回日期:  2019-05-30
  • 網(wǎng)絡出版日期:  2019-06-04
  • 刊出日期:  2019-11-01

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