用于14位210 MS/s電荷域ADC的采樣保持前端電路

陳珍海; 魏敬和; 錢宏文; 于宗光; 蘇小波; 薛顏; 張鴻

doi:10.11999/JEIT180337

用于14位210 MS/s電荷域ADC的采樣保持前端電路

doi: 10.11999/JEIT180337

陳珍海^{1, 2},
魏敬和^2, ,,
錢宏文²,
于宗光^{2, 3},
蘇小波^{2, 3},
薛顏²,
張鴻⁴

1.
黃山學(xué)院信息工程學(xué)院 ??黃山 ??245041
2.
中國電子科技集團第五十八研究所 ??無錫 ??214035
3.
西安電子科技大學(xué)微電子學(xué)院 ??西安 ??710071
4.
西安交通大學(xué)微電子學(xué)院 ??西安 ??710049

基金項目: 國家自然科學(xué)基金(61704161)

詳細信息

作者簡介:
陳珍海：男，1982年生，高級工程師，主要研究方向為高性能A/D及D/A轉(zhuǎn)換器設(shè)計

魏敬和：男，1970年生，教授級高級工程師，主要研究方向為SoC和高性能數(shù)?；旌霞呻娐吩O(shè)計

錢宏文：男，1975年生，教授級高級工程師，主要研究方向為高性能數(shù)?；旌霞呻娐吩O(shè)計和應(yīng)用

于宗光：男，1964年生，教授，博士生導(dǎo)師，主要研究方向為高性能數(shù)?；旌霞呻娐吩O(shè)計、射頻電路設(shè)計、集成電路可靠性設(shè)計

蘇小波：男，1984年生，博士生，研究方向為高性能數(shù)模混合電路設(shè)計

薛顏：男，1983年生，博士生，研究方向為高性能數(shù)?；旌想娐吩O(shè)計

張鴻：男，1978年生，副教授，博士生導(dǎo)師，主要研究方向為高速高精度模數(shù)轉(zhuǎn)換器、射頻收發(fā)機模擬前端電路和植入式醫(yī)療芯片設(shè)計

通訊作者:
魏敬和　pume1975_cnjs@sina.com

中圖分類號: TN432
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出版歷程
- 收稿日期: 2018-04-21
- 修回日期: 2018-11-22
- 網(wǎng)絡(luò)出版日期: 2018-12-05
- 刊出日期: 2019-03-01

Sample and Hold Front-end Circuit for 14-bit 210 MS/s Charge-domain ADC

Zhenhai CHEN^{1, 2},
Jinghe WEI^{2
, ,},
Hongwen QIAN²,
Zongguang YU^{2, 3},
Xiaobo SU^{2, 3},
Yan XUE²,
Hong ZHANG⁴

1.
School of Information Engineering, Huangshan University, Huangshan 245041, China
2.
No.58 Research Institute, China Electronic Technology Group Corporation, Wuxi 214035, China
3.
Microelectronic Institute, Xidian University, Xi’an 710071, China
4.
School of Microelectronic, Xi’an Jiaotong University, Xi’an 710049, China

Funds: The National Natural Science Foundation of China (61704161)

摘要

摘要:
該文提出一種用于電荷域流水線模數(shù)轉(zhuǎn)換器(ADC)的高精度輸入共模電平不敏感采樣保持前端電路。該采樣保持電路可對電荷域流水線ADC中由輸入共模電平誤差引起的共模電荷誤差進行補償。所提出的高精度輸入共模電平不敏感采樣保持電路被運用于一款14位210 MS/s電荷域ADC中，并在1P6M 0.18 μm CMOS工藝下實現(xiàn)。測試結(jié)果顯示，該14位ADC電路在210 MS/s條件下對于30.1 MHz單音正弦輸入信號得到的無雜散動態(tài)范圍為85.4 dBc，信噪比為71.5 dBFS，而ADC內(nèi)核功耗僅為205 mW，面積為3.2 mm²。
- 流水線模數(shù)轉(zhuǎn)換器 /
- 電荷域 /
- 采樣保持 /
- 低功耗 /
- 共模電荷
Abstract:
A high precision common mode level insensitive sample and hold front-end circuit for charge domain pipelined Analog-to-Digital Converter (ADC) is proposed. The sample and hold circuit can be used to compensate the common mode charge errors caused by the variation of input common mode level in charge domain pipelined ADCs. Based on the proposed sample and hold circuit, a 14-bit 210 MS/s charge domain pipelined ADC is designed and realized in a 1P6M 0.18 μm CMOS process. Test results show the 14-bit 210 MS/s ADC achieves the signal-to-noise ratio of 71.5 dBFS and the spurious free dynamic range of 85.4 dBc, with 30.1 MHz input single tone signal at 210 MS/s, while the ADC core consumes the power consumption of 205 mW and occupies an area of 3.2 mm².
- Pipelined Analog-to-Digital Converter (ADC) /
- Charge-domain /
- Sample and hold /
- Low power /
- Common-mode charge

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圖 1 現(xiàn)有電荷域S&H電路結(jié)構(gòu)

下載: 全尺寸圖片幻燈片

圖 2 新型電荷域S&H電路結(jié)構(gòu)

下載: 全尺寸圖片幻燈片

圖 3 Replica控制BCT電路

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圖 4 緩沖運放電路結(jié)構(gòu)

下載: 全尺寸圖片幻燈片

圖 5 采樣保持電路仿真波形

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圖 6 14位210 MS/s電荷域ADC框圖

下載: 全尺寸圖片幻燈片

圖 7 ADC芯片照片及實測曲線

下載: 全尺寸圖片幻燈片

表 1 ADC性能對比

技術(shù)指標(biāo)	精度 (bit)	采樣 (MS/s)	SNR (dB)	SFDR (dB)	電源電壓 (V)	工藝 (nm)	內(nèi)核功耗 (mW)	內(nèi)核面積 (mm²)	FOM(pJ/step) 功耗/(${{2}^{{\rm{ENOB}}}} \cdot {\rm{f}}$_clk)
文獻[4]	14	500	64.8	92.7	1.8/3.3	180	550	2.5**	0.71
文獻[5]	14	1000	69.0	86.0	1.2/2.5	65	1200	5.0	0.55
文獻[15]	14	200	68.5	88.5	1.8	180	460	22.5*	1.07
文獻[16]	14	250	68.5	94.7	1.8	180	300	3.6	0.57
本文	14	210	71.5	85.4	1.8	180	205	3.2	0.39
注：該ADC為時間交織結(jié)構(gòu)；*該ADC采用SiGe BiCMOS工藝

下載: 導(dǎo)出CSV

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