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基于知識(shí)(規(guī)則)的高層次工藝映射方法

馬聰 王作建 劉明業(yè)

馬聰, 王作建, 劉明業(yè). 基于知識(shí)(規(guī)則)的高層次工藝映射方法[J]. 電子與信息學(xué)報(bào), 2001, 23(5): 466-471.
引用本文: 馬聰, 王作建, 劉明業(yè). 基于知識(shí)(規(guī)則)的高層次工藝映射方法[J]. 電子與信息學(xué)報(bào), 2001, 23(5): 466-471.
Ma Cong, Wang Zuojian, Liu Mingye . A METHODOLOGY OF HIGH-LEVEL TECHNOLOGY MAPPING BASED ON KNOWLEDGE[J]. Journal of Electronics & Information Technology, 2001, 23(5): 466-471.
Citation: Ma Cong, Wang Zuojian, Liu Mingye . A METHODOLOGY OF HIGH-LEVEL TECHNOLOGY MAPPING BASED ON KNOWLEDGE[J]. Journal of Electronics & Information Technology, 2001, 23(5): 466-471.

基于知識(shí)(規(guī)則)的高層次工藝映射方法

A METHODOLOGY OF HIGH-LEVEL TECHNOLOGY MAPPING BASED ON KNOWLEDGE

  • 摘要: 該文研究高級(jí)綜合結(jié)果與后端工藝的銜接問(wèn)題。提出一種基于知識(shí)的高層次工藝映射方法。深入研究其中知識(shí)表示、知識(shí)運(yùn)用和知識(shí)獲取等各個(gè)重要環(huán)節(jié)。包括:(1)提出一種表達(dá)電路結(jié)構(gòu)知識(shí)的擴(kuò)充產(chǎn)生式表示;(2)提出基于超高速硬件描述語(yǔ)言(VHDL)的工藝映射知識(shí)獲取方法;(3)給出知識(shí)運(yùn)用的求解控制策略和算法;(4)提出一種能查出冗余性和矛盾性的半自動(dòng)知識(shí)庫(kù)維護(hù)方法;(5)提出將算法嵌入知識(shí)系統(tǒng),降低知識(shí)庫(kù)復(fù)雜度的實(shí)用化方法。所實(shí)現(xiàn)的系統(tǒng)已完成與三種工藝銜接,驗(yàn)證了本文工作。
  • 馬聰.劉明業(yè)等, VHDL高級(jí)綜合與底層物理設(shè)計(jì)的銜接,電子學(xué)報(bào), 1998,26(2),71-73.[2]R.Ang.N.Dutt,An algorithm for allocation of functional units from realistic RT component libraries,7th Int.Symp.High-Level Synth,1994,164-169.[3]E.A.Rundensteiner,D.D.Gajski,Component synthesis form function descriptions,IEEE Trans.on CAD,ICSyst.,1993,12(9),1287-1299.[4]劉明業(yè)等,專用集成電路(ASIC)高級(jí)綜合理論,北京,北京理工大學(xué)出版社,1997,179-238,307-366.[5]R.K.Brayton,R.Camposano et al.The Yorktown Silicon Compiler,In Slicaon Compilation,D.D.Gajski(Ed),Addison-Wesley,Reading,MA,1988,204-311.[6]Gwo-Dong Chen,D.D.Gajski,An intelligent component database for behavioral synthesis,Proc.of the 27th Design Automation Conference,IEEE/ACM,Orlando Florida,1990,150-155.[7]N.V.Zanden,D.Gajski,MILO:A microarchitecture and logic optimizer,Proc.of the 25th Design Automation Conference,IEEE/ACM,Anaheim Convevtion Center,1998,403-408.[8]A.R.Baseer,M.Balakreshnan et al,FAST:FPGA Targeted RTL structure synthesis technique,7th International Conference on VLSI Design Calcutta,Idia. [9]A.R.Naseer.M.Balakrishnan et al[J].,Delay minimal mapping RTL structures onto LUT based FPGAs:Field Programmable Logic and Applications,5th International workshop,FPL95,Proceddings,Oxford,UK,29 Aug-1 Sept.1994,1995:139-141[9]M.Vootukuru,R.Vemuri et al.,Resource constrained RTL partition for synthesis of multi-FPGA designs,Proceedings Tenth International Conference on VLSI Design,Hyderabad,India,4-7 Jan,1997,140-144.[10]Sri Parameswaran,M.F.Schulz M.F,Computer-aided selection of components for technology-Independent specifications,IEEE Trans.on Comput-Aided Des.Integr.Circuits Syst.,1994,13(11),1333-1350.[11]P.K.Jha,N.D.Dute,High-level library mapping for arithmetic components,IEEE Trans.on VLSI Syst.,1996,4(2),157-169.[12]馬聰,王作建,劉明業(yè), VHDL高級(jí)綜合系統(tǒng)中多層次.多目標(biāo)工藝映射策略及其實(shí)現(xiàn),計(jì)算機(jī)學(xué)報(bào), 1999,22(9),975-988.
  • 加載中
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出版歷程
  • 收稿日期:  1999-01-29
  • 修回日期:  1999-07-28
  • 刊出日期:  2001-05-19

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