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0.8m CMOS LDD器件可靠性實(shí)驗(yàn)和分析

余山,  章定康,  黃敞

余山, 章定康, 黃敞. 0.8m CMOS LDD器件可靠性實(shí)驗(yàn)和分析[J]. 電子與信息學(xué)報(bào), 1994, 16(4): 402-406.
引用本文: 余山, 章定康, 黃敞. 0.8m CMOS LDD器件可靠性實(shí)驗(yàn)和分析[J]. 電子與信息學(xué)報(bào), 1994, 16(4): 402-406.
Yu Shan, Zhang Dingkang, Huang Chang. 0.8m LDD CMOS RELIABILITY EXPERIMENTS AND ANALYSIS[J]. Journal of Electronics & Information Technology, 1994, 16(4): 402-406.
Citation: Yu Shan, Zhang Dingkang, Huang Chang. 0.8m LDD CMOS RELIABILITY EXPERIMENTS AND ANALYSIS[J]. Journal of Electronics & Information Technology, 1994, 16(4): 402-406.

0.8m CMOS LDD器件可靠性實(shí)驗(yàn)和分析

0.8m LDD CMOS RELIABILITY EXPERIMENTS AND ANALYSIS

  • 摘要: 針對(duì)實(shí)驗(yàn)中發(fā)現(xiàn)的亞微米LDD結(jié)構(gòu)的特殊的襯底電流現(xiàn)象和退化現(xiàn)象,進(jìn)行了二維器件數(shù)值模擬,解釋了LDD器件退化的原因,最后提出了LDD器件的優(yōu)化工藝條件。
    Abstract: The numerical simulation of two dimensional device is conducted to describe the mechanism of the special substrate current and degradation of submi-cron LDD structure observed in experiments, and finally, the optimum processes for submicron LDD CMOS are proposed.
    • HTML全文
  • Ogura S, Tsang P J, Walker W W, et al. IEEE Trans. on ED, 1980, ED-27(8): 1359-1367.[2]Hui J, Hsu F-C, Moll J. IEEE Electron Device Lett. 1985, 6(3): I35-138.[3]Hsu F-C, Chiu K Y. IEEE Electron Device Lett. 984, 5(5): 162-165.[4]杜敏, 黃敞.半導(dǎo)休學(xué)報(bào),1988,9(1):1-6.[5]Andhare P N, Nahar R K, Devashrayee N M, et al. Microelectronics Rehab 1990, 30(4):681-690.[6]Koyanagi M, Lewis A G, Martin R A, et al. IEEE Trans. on ED, 1987, ED-34(4): 839-844.[7]余山,章定康,黃敞.半導(dǎo)體學(xué)報(bào),1992,13(7): 423-429.[8][8][9]Yu Shan, Zhang Dingkang, Huang Chang. Development of 0.50m CMOS Integrated Circuits Technology, Proc. of 3rd ICSICT. Beijing: 1992, 143-146.[10]余山,章定康,黃敞.高速1m LDD CMOS自對(duì)準(zhǔn)硅化鈦總線(xiàn)交換邏輯集成電路的研制.全國(guó)首屆專(zhuān)用集成電路(ASIC)學(xué)術(shù)會(huì)議論文集.無(wú)錫:1990,203-204.
  • 加載中
計(jì)量
  • 文章訪(fǎng)問(wèn)數(shù):  2019
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  • 被引次數(shù): 0
出版歷程
  • 收稿日期:  1993-04-20
  • 修回日期:  1994-01-06
  • 刊出日期:  1994-07-19

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